תואר ראשון בהנדסת אלקטרוניקה מהטכניון/אוניברסיטה, בוגר בהצטיינות – יתרון משמעותי
3-5 שנות ניסיון ב – Design Verilog עבור רכיבי FPGA/ASIC בתחום התקשורת
הכרת פרוטוקולי תקשורת (Ethernet, TCP/IP)
ניסיון בתחום Network processors – יתרון משמעותי
הכרות עם מתודולוגיות וריפיקציה Specman/uvm/system verilog – יתרון משמעותי
לוח משרות
מהנדס/ת Verilog Design מנוסה לרכיביASIC /FPGA
מס' המשרה: 6709
מיקום המשרה: גוש דן
לחברת תקשורת ותיקה ומעולה, דרוש/ה מהנדס/ת Verilog Design מנוסה לרכיביASIC /FPGA
דרישות:
